Xilinx FPGA 开发实用教程

第一部分：基础概念与准备工作

第一章：什么是 FPGA？为什么选择 Xilinx？

1 什么是 FPGA？

• 定义：FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种半定制化的集成电路，它包含大量的可配置逻辑块、输入/输出单元和可编程的互连资源。
• 核心思想：与出厂功能就固定的 ASIC（专用集成电路）不同，FPGA 的逻辑功能由用户通过硬件描述语言（如 Verilog 或 VHDL）进行定义，然后通过“烧录”配置文件到 FPGA 芯片来实现，这个过程可以反复擦除和重写。
• 通俗比喻：你可以把 FPGA 想象成一个巨大的、可自由搭建的数字电路乐高积木盒，CLB 是一块块基础的积木，IO 是积木的连接点，互连线是连接积木的凸起和凹槽，你可以用 HDL 这本“搭建说明书”，随时搭建成你想要的任何电路（比如一个 CPU、一个图像处理器等）。

2 FPGA vs. CPU vs. ASIC | 特性 | CPU (中央处理器) | FPGA (现场可编程门阵列) | ASIC (专用集成电路) | | :--- | :--- | :--- | :--- | | 架构 | 冯·诺依曼架构，顺序执行 | 硬件并行架构 | 固定硬件架构 | | 灵活性 | 软件可编程，灵活性高 | 硬件可重构，灵活性极高 | 功能固定，不可更改 | | 性能 | 通用，受限于时钟频率和核心数 | 极高，特定任务并行处理 | 最高，为特定任务优化 | | 功耗 | 相对较高 | 中等（取决于设计） | 最低 | | 开发成本 | 低（软件和编译器） | 中等（开发工具、硬件） | 极高（流片成本百万美元起） | | 开发周期 | 短（天/周） | 中等（周/月） | 极长（年） |

3 为什么选择 Xilinx？

• 市场领导者：Xilinx（现已被 AMD 收购，品牌仍为 Xilinx）是全球 FPGA 市场的绝对领导者，拥有最广泛的产品线和最成熟的技术生态。
• 产品线齐全：从低成本的 Artix 系列，到主流的 Kintex 系列，再到高性能的 Virtex 系列，以及集成了 ARM 处理器的 Zynq 系列（MPSoC）和 Versal 系列（ACAP），满足从入门到顶级应用的各种需求。
• 强大的开发工具：提供业界最强大的 Vivado Design Suite 和 Vitis Unified Software Platform，集成了设计、仿真、综合、实现等全流程工具。
• 丰富的生态系统：拥有庞大的开发者社区、海量的 IP 核（如 PCIe, DDR, Ethernet）、丰富的参考设计和教程，极大地加速了开发进程。

第二章：开发环境搭建

这是你开始实践的“第一步”。

1 硬件准备

1. FPGA 开发板：对于初学者，强烈推荐购买一块官方或第三方的主流开发板。
   • 入门级推荐：Digilent Arty Z7 (基于 Xilinx Zynq-7000)，或 Basys 3 (基于 Artix-7)，它们价格适中，资料丰富，IO 引出方便。
   • 中高级推荐：ZedBoard (Zynq-7000), KCU105 (Kintex UltraScale)。
2. USB 数据线：用于连接电脑和开发板，供电以及 JTAG 下载。
3. 电脑：Windows 或 Linux 操作系统，建议至少 16GB 内存，因为综合和实现过程非常消耗资源。

2 软件安装

1. 下载 Vivado：
   • 访问 Xilinx 官网：https://www.xilinx.com
   • 注册并登录账户,进入 "Downloads" -> "Vivado Design Suite"。
   • 重要：下载 Vivado ML Standard Edition (免费版)，它包含了大部分常用功能，完全足够学习和大多数项目使用，不要下载昂贵的版本。
2. 安装 Vivado：
   • 运行下载的安装包,按照向导进行安装。
   • 在安装过程中,会让你选择安装的器件和语言。建议初学者勾选 "All Devices" 和 "Verilog" 和 "VHDL"，这样兼容性最好。
   • 安装过程可能需要较长时间,请耐心等待。
3. 安装驱动：

   Vivado 安装完成后，通常会提示你安装 Digilent 或其他厂商的 USB 驱动，请务必安装，否则电脑无法识别你的开发板。

4. 验证安装：

   打开 Vivado，点击 "Open Hardware Manager"，然后点击 "Open target" -> "Auto Connect"，如果能看到你的开发板型号，说明驱动和安装都成功了。

第二部分：核心开发流程

第三章：FPGA 开发全流程详解

一个典型的 FPGA 项目开发流程包括以下六个核心步骤：设计输入 -> 功能仿真 -> 综合 -> 实现 -> 时序仿真 -> 板级调试。

1 设计输入

• 原理图输入：通过绘制逻辑门电路图来设计，在小型或简单设计中仍有使用，但现代复杂设计已基本淘汰。
• 硬件描述语言：这是现代 FPGA 开发的绝对主流。
  • Verilog：语法风格类似 C 语言，简洁直观，在北美和亚洲业界非常流行。（本教程将以 Verilog 为主）
  • VHDL：语法风格类似 Ada 语言，严谨规范，在欧洲和航空航天领域应用广泛。
  • SystemVerilog：Verilog 的超集，增加了面向对象、随机化等高级验证特性，是大型项目验证的首选。

2 功能仿真

• 目的：在代码编写完成后，不关心时序，只关心逻辑功能是否正确，一个加法器，输入 A=1, B=1，输出是否为 2。
• 工具：使用专业的仿真器，如 Xilinx Vivado Simulator、ModelSim、 QuestaSim 等。
• 过程：编写一个测试文件（Testbench），模拟输入信号的变化，然后观察输出信号是否符合预期。

3 综合

• 目的：将 HDL 代码（如 Verilog）转换为由 FPGA 厂家提供的基本逻辑单元（如 LUT, FF, BRAM 等）构成的网表。
• 工具：Vivado 内置的综合器（Xilinx Synthesis Technology, XST）或第三方综合器（如 Synplify Pro）。
• 输出：通常是 EDIF 或 NGC 格式的网表文件，它描述了电路的结构，但不包含具体的物理实现信息。

4 实现

• 目的：将综合后的网表适配到选定的 FPGA 芯片上，包括布局和布线，最终生成可以下载到 FPGA 的比特流文件。
• 过程：
  1. 翻译：将网表文件翻译成 Vivado 的内部格式。
  2. 逻辑优化：优化逻辑，减少资源占用。
  3. 布局：确定逻辑单元在 FPGA 芯片物理阵列中的最佳位置。
  4. 布线：根据布局结果，用可编程的互连资源连接各个逻辑单元。
• 关键输出：比特流文件，通常是 .bit 或 .bin 格式，这是最终“烧录”到 FPGA 的文件。

5 时序仿真

• 目的：在实现之后，对生成的电路进行仿真，这次不仅要验证功能，还要验证时序是否满足要求。
• 关注点：检查是否存在建立时间违例 和保持时间违例，确保电路在目标工作频率下能稳定工作。
• 工具：与功能仿真类似，但需要加载实现后的时序信息（SDF 文件）。

6 板级调试

• 目的：将比特流文件下载到 FPGA 开发板上，验证真实硬件的行为。
• 工具：
  • 逻辑分析仪：FPGA 内置的 ILA (Integrated Logic Analyzer) 功能，可以抓取 FPGA 内部任意信号的波形，是调试的利器。
  • **示波器/万用表