FPGA中等于号的正确书写方式是什么？

摘要： 在FPGA设计中，根据不同的场景和需求，有多种方式来表示“等于”的概念，以下是一些常见的情况及其对应的写法：阻塞赋值中的等于号基本语法：在Verilog HDL中，阻塞赋值使用等号...

在FPGA设计中，根据不同的场景和需求，有多种方式来表示“等于”的概念，以下是一些常见的情况及其对应的写法：

阻塞赋值中的等于号

基本语法：在Verilog HDL中，阻塞赋值使用等号“=”，这种赋值方式会立即将右侧表达式的值赋给左侧变量，并且该操作会阻塞后续的赋值语句，直到本次赋值完成。

    always @(posedge clk) begin
        a = b + c;
        d = e + f;
    end

在这个例子中，当clk信号上升沿到来时，首先执行a = b + c，此时后续的赋值语句会被阻塞，直到a的值被更新完毕，然后才会执行d = e + f。

带延迟的阻塞赋值：有时需要在赋值时引入一定的延迟，可以使用“#”符号后跟延迟时间单位来表示。

    a = #5 b;

这表示在延迟5个时间单位后，将b的值赋给a，不过这种写法通常用于测试激励等情况，在实际的FPGA逻辑设计中使用较少。

非阻塞赋值中的小于等于号

基本语法：在Verilog HDL中，非阻塞赋值使用小于等于号“<=”，与阻塞赋值不同，非阻塞赋值会在当前仿真时刻开始计算右侧表达式的值，并在该时刻结束时才更新左侧变量的值，在此期间不会阻塞其他语句的执行。

    always @(posedge clk) begin
        a <= b + c;
        d <= e + f;
    end

在这个例子中，当clk信号上升沿到来时，b + c和e + f的值会被同时计算，但它们对a和d的赋值操作会在当前仿真时刻结束时才进行，这样可以保证在一个时钟周期内多个赋值操作的正确性。

应用场景：非阻塞赋值主要用于描述寄存器型变量的赋值，特别是在时序逻辑电路的设计中，如触发器、计数器等，它能够避免在组合逻辑和时序逻辑混合的情况下出现竞争冒险现象，确保电路的稳定性和正确性。

条件判断语句中的等于比较

if语句：在Verilog HDL的条件判断语句中，使用双等号“==”来进行相等比较。

    always @(posedge clk) begin
        if (a == b) begin
            c = 1;
        end else begin
            c = 0;
        end
    end

这个例子中，当clk信号上升沿到来时，会判断a是否等于b，如果相等则将c赋值为1，否则赋值为0。

case语句：在case语句中，同样使用双等号“==”来进行相等比较。

    always @(posedge clk) begin
        case (a)
            2'b00: c = 0;
            2'b01: if (b == 1) c = 1; else c = 0;
            2'b10: c = 2;
            2'b11: c = 3;
            default: c = 4;
        endcase
    end

这里通过case语句对变量a的不同取值进行判断，并根据条件对c进行赋值，其中在2'b01的情况下，还嵌套了一个if语句，再次使用了双等号“==”进行相等比较。

连续赋值语句中的assign关键字

基本语法：在Verilog HDL中，连续赋值语句使用关键字assign来实现信号之间的赋值，虽然不是直接的等于号，但它可以实现类似等于的功能。

    assign y = a & b;

这个例子中，将信号a和b进行按位与运算后的结果赋值给信号y，只要a或b的值发生变化，y的值就会立即更新。

应用场景：连续赋值语句常用于描述组合逻辑电路，如逻辑门、译码器、多路选择器等，它可以直观地表示信号之间的逻辑关系，使代码更易于理解和阅读。

函数和任务中的参数传递和返回值

函数定义和调用：在Verilog HDL中，函数的定义和调用类似于软件编程语言中的函数，函数可以通过参数传递和返回值来进行数据的输入和输出，在函数定义中，使用等号“=”来指定返回值的类型和名称。

    function [31:0] add;
        input [31:0] a;
        input [31:0] b;
        integer temp;
        begin
            temp = a + b;
            add = temp;
        end
    endfunction

这个函数实现了两个32位整数的加法运算，并将结果作为返回值，在调用函数时，可以直接使用函数名和参数列表来获取返回值。

    assign sum = add(a, b);

这里将函数add的返回值赋值给信号sum。

任务定义和调用：任务与函数类似，但任务没有返回值，只能通过参数传递来影响外部变量，在任务定义中，也可以使用等号“=”来对内部变量进行赋值。

    task display;
        input [31:0] data;
        begin
            $display("Data: %d", data);
        end
    endtask

这个任务用于显示一个32位整数的数据，在调用任务时，可以传递相应的参数。

    initial begin
        display(a);
    end

这里将变量a的值传递给任务display进行显示。

在FPGA设计中，“等于”的概念可以通过多种方式来表示，包括阻塞赋值、非阻塞赋值、条件判断语句、连续赋值语句以及函数和任务中的参数传递和返回值等，不同的方式适用于不同的场景和需求，需要根据具体的设计要求选择合适的方法来实现信号之间的赋值和比较。